同步計(jì)數(shù)器的設(shè)計(jì)實(shí)驗(yàn)報告
同步計(jì)數(shù)器的設(shè)計(jì)實(shí)驗(yàn)報告
篇一：實(shí)驗(yàn)六 同步計(jì)數(shù)器的設(shè)計(jì)實(shí)驗(yàn)報告
實(shí)驗(yàn)六 同步計(jì)數(shù)器的設(shè)計(jì)
學(xué)號：
姓名：
一、實(shí)驗(yàn)?zāi)康暮鸵?/strong>
1．熟悉JK觸發(fā)器的邏輯功能。
2．掌握用JK觸發(fā)器設(shè)計(jì)同步計(jì)數(shù)器。
二、實(shí)驗(yàn)儀器及器件
三、實(shí)驗(yàn)預(yù)習(xí)
1、復(fù)習(xí)時序邏輯電路設(shè)計(jì)方法。
�、� 邏輯抽象，得出電路的狀態(tài)轉(zhuǎn)換圖或狀態(tài)轉(zhuǎn)換表
�、� 分析給定的邏輯問題，確定輸入變量、輸出變量以及電路的狀態(tài)數(shù)。通常都是取原因（或條件）作為輸入邏輯變量，取結(jié)果作輸出邏輯變量。
�、� 定義輸入、輸出邏輯狀態(tài)和每個電路狀態(tài)的含意，并將電路狀態(tài)順序編號。
�、� 按照題意列出電路的狀態(tài)轉(zhuǎn)換表或畫出電路的狀態(tài)轉(zhuǎn)換圖。 通過以上步驟將給定的邏輯問題抽象成時序邏輯函數(shù)。
�、� 狀態(tài)化簡
�、� 等價狀態(tài)：在相同的輸入下有相同的輸出，并且轉(zhuǎn)換到同一次態(tài)的兩個狀態(tài)。
② 合并等價狀態(tài)，使電路的狀態(tài)數(shù)最少。
�、� 狀態(tài)分配
�、� 確定觸發(fā)器的數(shù)目n。因?yàn)閚個觸發(fā)器共有2n種狀態(tài)組合，所以為獲得時序電路所需的M個狀態(tài)，必須取2n1＜M2n
�、� 給每個電路狀態(tài)規(guī)定對應(yīng)的觸發(fā)器狀態(tài)組合。
�、� 選定觸發(fā)器類型，求出電路的狀態(tài)方程、驅(qū)動方程和輸出方程
�、� 根據(jù)器件的供應(yīng)情況與系統(tǒng)中觸發(fā)器種類盡量少的原則謹(jǐn)慎選擇使用的觸發(fā)器類型。
�、� 根據(jù)狀態(tài)轉(zhuǎn)換圖（或狀態(tài)轉(zhuǎn)換表）和選定的狀態(tài)編碼、觸發(fā)器的類型，即可寫出電路的狀態(tài)方程、驅(qū)動方程和輸出方程。
�、� 根據(jù)得到的方程式畫出邏輯圖
�、� 檢查設(shè)計(jì)的電路能否自啟動
�、� 電路開始工作時通過預(yù)置數(shù)將電路設(shè)置成有效狀態(tài)的一種。
② 通過修改邏輯設(shè)計(jì)加以解決。
�、� 設(shè)計(jì)步驟簡圖
圖3 設(shè)計(jì)步驟簡圖
2、按實(shí)驗(yàn)內(nèi)容設(shè)計(jì)邏輯電路畫出邏輯圖。 設(shè)計(jì)思路詳情見第六部分。電路圖如下：
四、實(shí)驗(yàn)原理
1．計(jì)數(shù)器的工作原理
遞增計(jì)數(shù)器----每來一個CP，觸發(fā)器的組成狀態(tài)按二進(jìn)制代碼規(guī)律增加。 遞減計(jì)數(shù)器-----按二進(jìn)制代碼規(guī)律減少。 雙向計(jì)數(shù)器-----可增可減，由控制端來決定。
2．集成J-K觸發(fā)器74LS73
�、� 符號：
圖1 J-K觸發(fā)器符號
⑵ 功能：
表1 J-K觸發(fā)器功能表
�、� 狀態(tài)轉(zhuǎn)換圖：
圖2 J-K觸發(fā)器狀態(tài)轉(zhuǎn)換圖
�、� 特性方程：
Qn1JQnKQn
�、� 注意事項(xiàng)：
① 在J-K觸發(fā)器中，凡是要求接“1”的，一定要接高電平（例如5V），否則會出現(xiàn)錯誤的翻轉(zhuǎn)。
③ 觸發(fā)器的兩個輸出負(fù)載不能過分懸殊，否則會出現(xiàn)誤翻。
�、� J-K觸發(fā)器的清零輸入端在工作時一定要接高電平或連接到實(shí)驗(yàn)箱的清零端子。
3．時序電路的設(shè)計(jì)步驟 內(nèi)容見實(shí)驗(yàn)預(yù)習(xí)。
五、實(shí)驗(yàn)內(nèi)容
1．用J-K觸發(fā)器和門電路設(shè)計(jì)一個特殊的.12進(jìn)制計(jì)數(shù)器，其十進(jìn)制的狀態(tài)轉(zhuǎn)換圖為：
圖4
12進(jìn)制計(jì)數(shù)器狀態(tài)轉(zhuǎn)換圖
六、實(shí)驗(yàn)設(shè)計(jì)及數(shù)據(jù)與處理
�、� 設(shè)計(jì)
在12進(jìn)制同步計(jì)數(shù)器中，輸出的狀態(tài)只由前一周期的狀態(tài)決定，而與外來輸入無關(guān)，因此目標(biāo)電路為Moore型。而數(shù)字電路只有0和1兩種狀態(tài)，因此目標(biāo)電路要表達(dá)12種狀態(tài)需要用4個變量Q1、Q2、Q3、Q4的16種組合中的12種�，F(xiàn)定義十進(jìn)制數(shù)01~12的對應(yīng)二進(jìn)制數(shù)為輸出狀態(tài)，可得目標(biāo)電路的狀態(tài)轉(zhuǎn)換表如下：
表2 12進(jìn)制同步計(jì)數(shù)器狀態(tài)狀態(tài)轉(zhuǎn)換表
本實(shí)驗(yàn)選擇J-K觸發(fā)器，根據(jù)狀態(tài)轉(zhuǎn)換表以及J-K觸發(fā)器特性方程：
Qn1JQnKQn
得到目標(biāo)電路方程如下：
nnn
輸出方程：Y0nQ0n、Y1nQ1n、Y2nQ2、Y3Q3
驅(qū)動方程：Q0一個CP發(fā)生一次變化，因此J0K01。
Q1每當(dāng)Q0為1時，發(fā)生變化，因此n
J1K1Q0。
Q2在Q1Q0都為1以及12（即1100的時候）發(fā)生變化，因此 J2 = K2 =Q1nQ0n+Q3nQ2n
Q3在Q2 Q1Q0都為1的時候，以及12的時候發(fā)生變化，因此 J3=K3=Q0nQ1nQ2n+Q3nQ2n。
狀態(tài)方程：Q0n1J0Q0nK0Q0n
Q1n1J1Q1nK1Q1n
篇二：計(jì)數(shù)器實(shí)驗(yàn)報告
實(shí)驗(yàn)4 計(jì)數(shù)器及其應(yīng)用
一、實(shí)驗(yàn)?zāi)康?/strong>
1、學(xué)習(xí)用集成觸發(fā)器構(gòu)成計(jì)數(shù)器的方法2、掌握中規(guī)模集成計(jì)數(shù)器的使用及功能測試方法二、實(shí)驗(yàn)原理
計(jì)數(shù)器是一個用以實(shí)現(xiàn)計(jì)數(shù)功能的時序部件，它不僅可用來計(jì)脈沖數(shù)，還常用作數(shù)字系統(tǒng)的定時、分頻和執(zhí)行數(shù)字運(yùn)算以及其它特定的邏輯功能。
計(jì)數(shù)器種類很多。按構(gòu)成計(jì)數(shù)器中的各觸發(fā)器是否使用一個時鐘脈沖源來分，有同步計(jì)數(shù)器和異步計(jì)數(shù)器。根據(jù)計(jì)數(shù)制的不同，分為二進(jìn)制計(jì)數(shù)器，十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器。根據(jù)計(jì)數(shù)的增減趨勢，又分為加法、減法和可逆計(jì)數(shù)器。還有可預(yù)置數(shù)和可編程序功能計(jì)數(shù)器等等。目前，無論是TTL還是CMOS集成電路，都有品種較齊全的中規(guī)模集成計(jì)數(shù)器。使用者只要借助于器件手冊提供的功能表和工作波形圖以及引出端的排列，就能正確地運(yùn)用這些器件。
1、中規(guī)模十進(jìn)制計(jì)數(shù)器
CC40192是同步十進(jìn)制可逆計(jì)數(shù)器，具有雙時鐘輸入，并具有清除和置數(shù)等功能，其引腳排列及邏輯符號如圖5－9－1所示。
圖5－
9－1 CC40192引腳排列及邏輯符號
圖中 LD—置數(shù)端CPU—加計(jì)數(shù)端CPD —減計(jì)數(shù)端CO—非同步進(jìn)位輸出端 BO—非同步借位輸出端
D0、D1、D2、D3 —計(jì)數(shù)器輸入端
Q0、Q1、Q2、Q3 —數(shù)據(jù)輸出端CR—清除端
CC40192的功能如表5－9－1，說明如下：表5－9－1
當(dāng)清除端CR為高電平“1”時，計(jì)數(shù)器直接清零；CR置低電平則執(zhí)行其它功能。 當(dāng)CR為低電平，置數(shù)端LD也為低電平時，數(shù)據(jù)直接從置數(shù)端D0、D1、D2、D3 置入計(jì)數(shù)器。
當(dāng)CR為低電平，LD為高電平時，執(zhí)行計(jì)數(shù)功能。執(zhí)行加計(jì)數(shù)時，減計(jì)數(shù)端CPD 接高電平，計(jì)數(shù)脈沖由CPU 輸入；在計(jì)數(shù)脈沖上升沿進(jìn)行 8421 碼十進(jìn)制加法計(jì)數(shù)。執(zhí)行減計(jì)數(shù)時，加計(jì)數(shù)端CPU接高電平，計(jì)數(shù)脈沖由減計(jì)數(shù)端CPD 輸入，表5－9－2為8421
碼十進(jìn)制加、減計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表。加法計(jì)數(shù) 表5－9－
減計(jì)數(shù)
2、計(jì)數(shù)器的級聯(lián)使用
一個十進(jìn)制計(jì)數(shù)器只能表示0～9十個數(shù)，為了擴(kuò)大計(jì)數(shù)器范圍，常用多個十進(jìn)制計(jì)數(shù)器級聯(lián)使用。
同步計(jì)數(shù)器往往設(shè)有進(jìn)位（或借位）輸出端，故可選用其進(jìn)位（或借位）輸出信號驅(qū)動下一級計(jì)數(shù)器。
圖5－9－2是由CC40192利用進(jìn)位輸出CO控制高一位的CPU端構(gòu)成的加數(shù)級聯(lián)圖。
圖5－9－2 CC40192級聯(lián)電路
3、實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)
(1) 用復(fù)位法獲得任意進(jìn)制計(jì)數(shù)器
假定已有N進(jìn)制計(jì)數(shù)器，而需要得到一個M進(jìn)制計(jì)數(shù)器時，只要M＜N，用復(fù)位法使計(jì)數(shù)器計(jì)數(shù)到M時置“0”，即獲得M進(jìn)制計(jì)數(shù)器。如圖5－9－4所示為一個由CC40192十進(jìn)制計(jì)數(shù)器接成的6進(jìn)制計(jì)數(shù)器。
(2) 利用預(yù)置功能獲M進(jìn)制計(jì)數(shù)器
圖5－9－5為用三個CC40192組成的421進(jìn)制計(jì)數(shù)器。
外加的由與非門構(gòu)成的鎖存器可以克服器件計(jì)數(shù)速度的離散性，保證在反饋置“0”信號作用下計(jì)數(shù)器可靠置“0”。
圖5－9－3 六進(jìn)制計(jì)數(shù)器
圖5－9－4是一個特殊12進(jìn)制的計(jì)數(shù)器電路方案。在數(shù)字鐘里，對時位的計(jì)數(shù)序列是1、2、11，12、1、是12進(jìn)制的，且無0數(shù)。如圖所示，當(dāng)計(jì)數(shù)到13時，通過與非門產(chǎn)生一個復(fù)位信號，使CC40192(2)〔時十位〕直接置成0000，而CC40192(1)，即時的個位直接置成0001，從而實(shí)現(xiàn)了5－5－1－12計(jì)數(shù)。
圖5－9－4 特殊12進(jìn)制計(jì)數(shù)器
三、實(shí)驗(yàn)設(shè)備與器件
1、 ＋5V直流電源
2、 雙蹤示波器
3、 連續(xù)脈沖源
4、 單次脈沖源
5、 邏輯電平開關(guān)
6、 邏輯電平顯示器
7、 譯碼顯示器
8、 CC40192×3 CC4011（74LS00）
CC4012（74LS20）
四、實(shí)驗(yàn)內(nèi)容
1、測試CC40192同步十進(jìn)制可逆計(jì)數(shù)器的邏輯功能
計(jì)數(shù)脈沖由單次脈沖源提供，清除端CR、置數(shù)端LD、數(shù)據(jù)輸入端D3 、D2、D1、D0 分別接邏輯開關(guān)，輸出端 Q3、Q2、Q1、Q0接實(shí)驗(yàn)設(shè)備的一個譯碼顯示輸入相應(yīng)插口A、B、C、D；
CO和BO接邏輯電平顯示插口。按表5－9－1逐項(xiàng)測試并判斷該集成塊的功能是否正常。
(1) 清除
令CR=1，其它輸入為任意態(tài)，這時Q3Q2Q1Q0＝0000，譯碼數(shù)字顯示為0。清除功能完成后，置CR＝0
(2) 置數(shù)
CR＝0，CPU，CPD 任意，數(shù)據(jù)輸入端輸入任意一組二進(jìn)制數(shù)，令LD= 0，觀察計(jì)數(shù)譯碼顯示輸出，予置功能是否完成，此后置LD＝1。
(3) 加計(jì)數(shù)
CR＝0，LD＝CPD ＝1，CPU 接單次脈沖源。清零后送入10個單次脈沖，觀察譯碼數(shù)字顯示是否按8421碼十進(jìn)制狀態(tài)轉(zhuǎn)換表進(jìn)行；輸出狀態(tài)變化是否發(fā)生在CPU 的上升沿。
(4) 減計(jì)數(shù)
CR＝0，LD＝CPU ＝1，CPD 接單次脈沖 源。參照3)進(jìn)行實(shí)驗(yàn)。
由內(nèi)容可做實(shí)驗(yàn)得， 計(jì)數(shù)端接單次脈沖源，清除端CR、置數(shù)端LD、數(shù)據(jù)輸入端
D3D2D1D0分別接邏輯開關(guān)，Q3Q2Q1Q0接實(shí)驗(yàn)設(shè)備的一個譯碼顯示輸入相應(yīng)端口ABCD，CO、BO接邏輯電平顯示插口，按表5-9-1測試，其結(jié)果與表5-9-1相一致。
2、圖5－9－2所示，用兩片CC40192組成兩位十進(jìn)制減法計(jì)數(shù)器，輸入1Hz連續(xù)計(jì)數(shù)脈沖，進(jìn)行由00—99遞減計(jì)數(shù)，記錄之。
由內(nèi)容可做實(shí)驗(yàn)得，按圖5-9-2連接電纜，其中（1）片CPCR1=0 LD1=1 D接連續(xù)脈沖源，兩片Q3CPU1=1，BO1接2片CPD2 CR2=0 LD2=1 CPU2=1 BO2為借位端。譯碼顯示器，顯示器數(shù)值由00開始遞減。
3、將兩位十進(jìn)制減法計(jì)數(shù)器改為兩位十進(jìn)制加法計(jì)數(shù)器，實(shí)現(xiàn)由99—00累加計(jì)數(shù)，記錄之。
由內(nèi)容可做實(shí)驗(yàn)得，接圖5-9-2電路，顯示器由00開始遞增
4、設(shè)計(jì)一個數(shù)字鐘移位60進(jìn) 制計(jì)數(shù)器并進(jìn)行實(shí)驗(yàn)。
由內(nèi)容可做實(shí)驗(yàn)得，將實(shí)驗(yàn)3中（2）片接法改為圖5-9-3，即得到特殊12進(jìn)制計(jì)數(shù)器 5、按圖5－9－4進(jìn)行實(shí)驗(yàn)，記錄之。
由內(nèi)容可做實(shí)驗(yàn)得，按圖5-9-4連接電路，得到特殊12進(jìn)制計(jì)數(shù)器。
六、實(shí)驗(yàn)心得
在整個設(shè)計(jì)的過程中，關(guān)鍵在于時序電路的連接及電路的細(xì)節(jié)設(shè)計(jì)上，連接時要特別注意分清各個管腳，要分析原理以及可行的原因，是整個電路可穩(wěn)定工作。從中我感覺到每個實(shí)驗(yàn)都是要反復(fù)實(shí)踐，其過程可能相當(dāng)繁瑣，但總會有所收獲的。
Q0分別接
篇三：計(jì)數(shù)器設(shè)計(jì)實(shí)驗(yàn)報告
實(shí) 驗(yàn) 報 告
實(shí)驗(yàn)：
班級：
姓名：
學(xué)號：
一、實(shí)驗(yàn)?zāi)康?/strong>
1.熟悉硬件描述語言軟件的使用。 2.數(shù)序計(jì)數(shù)器的工作原理和邏輯功能。 3.掌握計(jì)數(shù)器的設(shè)計(jì)方法。
二、實(shí)驗(yàn)原理
計(jì)數(shù)器是數(shù)字系統(tǒng)中使用最多的時序邏輯電路，其應(yīng)用范圍非常廣泛。計(jì)數(shù)器不僅能用于時鐘脈沖技術(shù)，而且還用于定時、分頻、產(chǎn)生節(jié)拍脈沖和脈沖序列以及進(jìn)行數(shù)字運(yùn)算等。
三、實(shí)驗(yàn)內(nèi)容
1.設(shè)計(jì)一個具有僅為輸出信號的十進(jìn)制加法計(jì)數(shù)器，要求有異步清零功能及同步使能控制端。
�。�1）代碼library ieee;
use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is
port (clk,rst,en,load:in std_logic;data:in std_logic_vector(3 downto 0);dout:out std_logic_vector(3 downto 0);cout:out std_logic);end cnt10;
architecture behav of cnt10 isbegin
process(clk,rst,en,load)
variable q:std_logic_vector(3 downto 0);begin
if rst='0' then q:=(others=>'0');elsif clk'event and clk='1' thenif en='1' then
if (load='0') then q:=data; elseif q<9 then="" q:="(others=">'0');end if;end if;end if;end if;
if q="0101" then cout<='1'; else cout<='0'; end if; dout<=q; end process; end behav;
�。�2）編譯完成
�。�3）波形
�。�4）網(wǎng)表
RTL傳輸層
映射
四、分析
十進(jìn)制加法計(jì)數(shù)器和六進(jìn)制加法計(jì)數(shù)器的仿真波形與真值表一致。
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