cadence實(shí)驗(yàn)報告三篇
篇一：Cadence PSpice實(shí)例(實(shí)驗(yàn)報告) 6
PSpice Simulation Experience 6
201200121236 張雙林
Work requirement :
please read the exercise of page 117 from the spice book, but simulate the device model parameters and
operational point at 30 degree and 100 degree.
Please Run the TEMP analysis with Pspice and answer the question of the exercise Please hand out a e-report about your work I.
Net-lists and circuit figure :
And the net-list file goes :
EX3 DC Analysys exapal1.2
.MODEL MELQ NPN BF=100 IS=1E-16 Q1 2 1 0 MELQ RB 3 1 200K RC 3 2 1K VCC 3 0 DC 5 .temp 30 100 .OP .END
II. Simulation result :
According to the output file, we can draw a table to contrast the difference:
a.
b.
III. Conclusion:
With an inspection of the circuit parameters in different temperatures, we can find that the value of IS changes largely, about 1000 times, and GM, about 16 percent, while about 500mv decreasing on VCE caused. So the behavior of Transistors can be affected by temperatures largely.
篇二：Cadence報告
Cadence2-10進(jìn)制加減計數(shù)器設(shè)計報告
一、實(shí)驗(yàn)?zāi)康模?/p>
1、掌握2-10進(jìn)制加減CMOS計數(shù)器的邏輯設(shè)計； 2、了解和掌握使用Cadence進(jìn)行集成電路的設(shè)計過程。
二、實(shí)驗(yàn)要求：
用Cadence軟件設(shè)計一個模十加減可逆計數(shù)器，其設(shè)計要求如下： （1）D觸發(fā)器實(shí)現(xiàn)，上降沿有效；
�。�2）S控制加減計數(shù)器之間的切換，S=0,加計數(shù)器；S=1，減計數(shù)器； （3）RD=0時，清零功能； （4）KEEP=0時，保持功能； （5）SET=0時，置數(shù)功能。 （6）CY=1時，進(jìn)位功能。
三、準(zhǔn)備工作：
1．畫出模十加減可逆計數(shù)器的.真值表和電路圖； 2 . 列出模十所需的單元模塊。(a) inv 反相器；
(b) an2 兩輸入與門 ；an3 三輸入與門； an4 四輸入與門；(c)or2 兩輸入或門 ；or3三輸入或門；(d)DFF D觸發(fā)器；
�。╢）模十加法計數(shù)器部分 ； 模十減計數(shù)器部分； （g）MUX2 二選一數(shù)據(jù)選擇器。
四、實(shí)驗(yàn)內(nèi)容：
使用Cadence軟件設(shè)計模十加減可逆計數(shù)器
步驟: 1 根據(jù)功能表和波形圖繪制真值表和狀態(tài)轉(zhuǎn)移表； 2 由所選用的觸發(fā)器的函數(shù)，利用卡諾圖進(jìn)行邏輯簡化；
3 根據(jù)邏輯簡化的最終結(jié)果及所選用觸發(fā)器的內(nèi)部電路圖，在Cadence軟件中繪制出計數(shù)器的電路總圖；
4 對電路的各個功能進(jìn)行仿真驗(yàn)證。
五、實(shí)驗(yàn)原理：
加減可逆計數(shù)器可由一個模十加計數(shù)器、一個模十減計數(shù)器和一個數(shù)據(jù)選擇器組合構(gòu)成。 1、 加計數(shù)器真值表與卡諾圖
加計數(shù)器真值表
加計數(shù)器卡諾圖
減計數(shù)器真值表
減計數(shù)器卡諾圖
六、實(shí)驗(yàn)步驟
1.登錄操作界面.
篇三：Cadence PSpice實(shí)例(實(shí)驗(yàn)報告) 4
PSpice Simulation Experience 4 201200121236 張雙林 I RLC circuit simulation without Initial Condition Circuit:Spice Net-List: the spice book example 1.6 Vin 1 0 PWL 0 0 10N 5 25M 5 25.01M 0 R1 1 2 50 L1 2 3 125M C1 3 0 1U .TRAN 0MS 50MS 0MS 0.1MS *.IC V(3)=5V .PRINT TRAN V(3) V(1) .PROBE .END Simulation Result:II RLC Simulation with Initial Condition VC=5V Spice Net-List: the spice book example 1.6 Vin 1 0 PWL 0 0 10N 5 25M 5 25.0
1M 0 R1 1 2 50 L1 2 3 125M C1 3 0 1U .TRAN 0MS 50MS 0MS 0.1MS UIC
.IC V(3)=5V .PRINT TRAN V(3) V(1) .PROBE .END Result:
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